Module 8
Memory Structure
For Data Storage
정용진 교수
(광운대학교)
Module 8. Memory Structure For Data Storage
목차

ROM





RAM






PROM
EPROM
EEPROM
FLASH
SRAM
DRAM
SDRAM
DDR SDRAM
VRAM
Example
ASIC을 이용한 메모리 예제
 FPGA를 이용한 메모리 예제


참고 문헌
Copyrightⓒ2003
2
Module 8. Memory Structure For Data Storage
ROM

메모리 내부 구조
N 워워
워워워워
Memory
Decoder
1워 워 = m 워 워
Cont roller
Memory array
2n 워 워
I/O Buf f er
/CS R/W
M워 워 워 워 워
Copyrightⓒ2003
3
Module 8. Memory Structure For Data Storage
ROM

ROM의 특징
ROW
SELECT
A0
A1
1- of- 4
decoder
MSB
0
1
2
3
Register 0
E
E
Register 0
E
E
Register 0
E
A2
A3
COLUMN
SELECT
0
1
1- of- 4
decoder 2
3
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
Register 0
E
E
MSB
Output
buffers
Copyrightⓒ2003
4
Module 8. Memory Structure For Data Storage
ROM

ROM의 기본 타이밍도
Address
input s
New
address
valid
t ACC
Old address
/CS
t OE
Dat a
out put s
valid
Dat a
out put s
t0
Copyrightⓒ2003
t1
t2
t3
5
Module 8. Memory Structure For Data Storage
MASK ROM

ROM의 기본 타이밍도Mask ROM의 특징 및 구조
ADDRESS
BUFFER
X- Decoder
Address
Memory Array
X- PREDEC
Y- Decoder
Y- PREDEC
CEB
OEB
BHE




Sense Amp &
ECC
Control
Logic
Output Buffer
Data
사용자 용도에 따라 제작자에 의하여 프로그램 된 ROM
마스크라고도 하는 감광막(photographic negative)은 칩 상에
전기적 상호접속을 제어하기 위해 사용
다시 프로그램 할 수 없다
활용 예 : 비디오 카드의 폰트 롬, 프린터의 폰트 롬, 키보드, 바
이오스 등에 사용
Copyrightⓒ2003
6
Module 8. Memory Structure For Data Storage
PROM

PROM의 특징 및 구조
Row
ADDRESS
BUFFER
X- Decoder
Address
+Vdd/Vpp
Q0
Memory Array
+Vdd/Vpp
Q1
High
current
X- PREDEC
Y- Decoder
Dat a lines
(columns)
Y- PREDEC
Fusible
link
Sense Amp &
ECC
nCE
Control
Logic
nPE
nOE
Output Buffer
< PROM의 특징 및 구조 >


Data
Vdd
0V
St
ored
dat
a
“ 1”
“ 0”
< PROM의 Fusing 방식 >
사용자에 의하여 프로그램 되는 ROM
퓨즈링크를 선택적으로 끊음으로 데이터 저장
Copyrightⓒ2003
7
Module 8. Memory Structure For Data Storage
PROM

EPROM & EEPROM
Vcc
Vss
Data
High Voltage Generator
Address
Control Logic and Timing
Address
Buffer
and
Latch
Y
Decoder
Y Gating
X
Decoder
Memory
Array
EPROM
▪ 비휘발성 메모리
▪ 저장 셀 : MOSFET 트랜지스터
▪ 자외선을 쪼임으로써 삭제 가능
Ready/B
usy
I/O Buffer and
Input Latch
/OE
/CE
/WE
/RES


EEPROM
▪ 전기적으로 소거 가능한 PROM
▪ MOSFET메모리 셀의 드레인 위에 매
우 얇은 산화막을 첨가
▪ 집적도가 EPROM 에 비해 떨어짐
▪ 모뎀, 비디오카드, SCSI 컨트롤러 등
에 사용
Data Latch
Copyrightⓒ2003
8
Module 8. Memory Structure For Data Storage
Flash ROM

NOR TYPE & NAND TYPE
NOR TYPE
Control
Gate
NAND TYPE
Poly/Poly
Dielectric
Floating
Gate
Floating
Gate
Control
Gate
Tunnel
Oxide
Tunnel
Oxide
회로
구성
N+
N-
N+
P- Substrate
N+
N+
N+
P- Substrate
기능
- One Tr. NMOS Floating Gate Device
- Program : Hot-Electron
- Erase : F-N Tunneling (BTBT Effect)
- One Tr. NMOS Floating Gate Device
- Program : F-N Tunneling
- Erase : F-N Tunneling (No BTBT)
- Low Vcc Possible
특징
- Low Density
- Higher Cost/Bit
- Faster Random Access
- Not Scalable
- Supplier Differences
- Higher Density
- Lower Cost/Bit
- Faster Sequential Access
- Scalable
- Single Standard
Copyrightⓒ2003
9
Module 8. Memory Structure For Data Storage
Flash ROM

X- Decoder
A[9:0]
CE#
OE#
Vpp
PGM#

Parallel Flash
Control Logic
SuperFlash
Memory
Serial Flash
Xdecoder
Address
Buffers
and
Latches
Y- Decoder
Y- Decoder
Control Logic
Control Logic
I/O Buffers
I/O Buffers
and
Data Latches
Serial Interface
DQ[7:0]
Copyrightⓒ2003
SuperFlash
Memory
CE#
SCK
SI
SO WP# RST#
10
Module 8. Memory Structure For Data Storage
SRAM
/CS1
CS2
/WE
/OE
/LB
/UB




Memory
Array
1,024 x 16
Data I/O Buffer
Column
Decoder
Block
Decoder
Pre Decoder
A[19:0]
ADD Input Buffer
Row Decoder
Sense Amp
SRAM의 구조 및 특징
Write Driver

DQ[15:0]
Control
Logic
메모리 셀 : 플립플롭
DRAM에 비해 속도가 빠름.
리프래시가 필요 없어 메모리 관련 회로가 간단
집적도가 낮고, 소비전력이 크며, 가격이 비싸다.
Copyrightⓒ2003
11
Module 8. Memory Structure For Data Storage
SRAM

SRAM의 사용 예제
DS80c323
Microcontroller
/WE
PSEN
P0.0- 7
ALE
P2.0- 6
P2.7
/OE
D0- 7
Q0- 7
Program
Memory
Ds1230w- 150
A0- 7 32k x 8
NVSRAM
LE
OR
A8- 14
32k x 8
EPROM
EEPROM
DQ0- 7
FLASH
/CE
P3.0- 4
P3.5
/WE
P3.6
/OE
P3.7
Data
Memory
DS1270W- 150
2M x 8
NVSRAM
A8- 14
A0- 7
A16- 20
DQ0- 7
/CE
<프로그램과 데이터 저장을 위하여 SRAM 메모리를 상용한 예제>
Copyrightⓒ2003
12
Module 8. Memory Structure For Data Storage
DRAM
DRAM의 구조 및 특징
Column address inputs
/WE
/CAS
Data In
Buffer
Clock
Generator
Data Out
Buffer
Column
Address
Buffer
Row
Decoder
Sense Amp
Clock
Generator
/RAS
<DRAM의 Block Diagram>




Q
1- of- 128
decoder
Memory
Array
A6
A5
A4
A3
A2
A1
A0
1- of- 128
decoder
Refresh
Counter
Row
Address
Buffers
A7 A8 A9A10A11A12A13
Column
Decoder
Refresh
Controller
Address
D
Row address inputs

<DRAM의 메모리 셀 배열 구조>
메모리 셀 : 캐패시터
리프래시 필요.
집적도 높음. 소비전력이 상대적으로 적음.
범용 컴퓨터의 주기억 장치로 사용
Copyrightⓒ2003
13
Module 8. Memory Structure For Data Storage
DRAM

DRAM의 종류



FPM RAM (Fast Page Mode RAM)
EDO RAM (Extend Data Out RAM)
BEDO RAM (Burst Extended Data Out RAM)
Copyrightⓒ2003
14
Module 8. Memory Structure For Data Storage
DRAM & SRAM

DRAM과 SRAM 비교
DRAM
SRAM
Refresh
주기적
필요 없다
액세스 주기
느리다
빠르다
회로구조
단순하다
복잡하다
칩크기
작다
크다
가격
싸다
비싸다
용도
일반메모리
캐시메모리
SRAM의 내부구조
(6개의 TR로 구성)
Copyrightⓒ2003
DRAM의 내부구조
(1개의 TR과 C로 구성)
15
Module 8. Memory Structure For Data Storage
DRAM & SRAM

SRAM의 기본적인 타이밍도
Address
inputs
New Address valid
R/W
Address
inputs
R/W
CS
CS
Data
input to
bus
Data
outputs
to bus
Data
Valid
Data
Valid
< Read Timing>
< Write Timing >

New Address valid
DRAM의 기본적인 타이밍도
MUX
MUX
RAS
RAS
CAS
CAS
Address
ROW
COLUMN
Address
ROW
COLUMN
R/W
DATA
OUT
DATA
VALID
< Write Timing>
Copyrightⓒ2003
DATA
OUT
DATA
VALID
< Read Timing>
16
Module 8. Memory Structure For Data Storage
SDRAM

SDRAM의 구조 및 특징
CONTROL
LOGIC
COMMAND
DECODE
CKE
CLK
/CS
/WE
/CAS
/RAS
MODE REGISTER
Refresh
Counter
Row
Address
Mux
Row
Address
Latch &
Decoder
Memory Array
Sense Amp
Address
Address
Register
Bank
Control
Logic
Column
Address
Counter/Latch

I/O Gating
DQM Mask Logic
Read Data Latch
Write Drivers
Data
Input
Output
Register
Data
Column Decoder
High-speed Dynamic Random Access Memory.
Copyrightⓒ2003
17
Module 8. Memory Structure For Data Storage
SDRAM
SDRAM Controller 구조
Sense Amp
Mode
Register
A0 … A11
Refresh
Counter
Copyrightⓒ2003
Burst
Counter
Column Decoder
Sense Amp
Row
Mux
Wirte
Register
Read
Registe
Write
Register
Col. Add
Latch
Row Add
Latch
Bank A
Cell Array
DQ0 … 7
Control
Logic
&
Finite
State
Machine
Row Decoder
CKE
CLK
/CS
DQM
/WE
/CAS
/RAS
BA(A11)
Row Decoder

Read
Register
Bank A
Cell Array
18
Module 8. Memory Structure For Data Storage
SDRAM

SDRAM의 동작 방법
IDLE
Bank
Act ivat e
ROW(Bank)
Act ive
READ
WRITE
READ wit h
AUTO Precharge
WRITE wit h
AUTO Precharge
Precharging
Copyrightⓒ2003
19
Module 8. Memory Structure For Data Storage
SDRAM

SDRAM의 동작 모드
Clock
Suspend
Any Bank
Active
Precharg
ing
All Bank Idle
Self Refresh
Copyrightⓒ2003
Precharging
Mode
Register
Accesing
Power Down
20
Module 8. Memory Structure For Data Storage
SDRAM

SDRAM과 ARM-Based System Interface
AHB Bus
AHB
Interface
Address
Mux
Page Hit
Curcit
AHB Data
Buffers
Arbiter
Pipelined
Control
SDRAM
or
SDRAM
DIMM
User
Interface
Control
Registers
Programmable
timers
< Eureka Technology의 EP504의 Block Diagram (User Interface는
System Core Logic (DMA or PCI bus bridge를 의미한다.) >
Copyrightⓒ2003
21
Module 8. Memory Structure For Data Storage
DDR SDRAM

DDR SDRAM의 구조 및 특징
Address
Cmd
Address
Control
Command Execution Engine
Busy
Chip Select
Cmd
User
Interface
Bus
Address
Generic I/F
Block
Initializatio
n Control
Logic
Data In/Out
Data_in
Data_out
DDR
SDRAM
Interface
Bus
Data Bus Interface Block
Data Mask
Data Strobe
Copyrightⓒ2003
22
Module 8. Memory Structure For Data Storage
DDR SDRAM

DDR SDRAM의 기본 타이밍도
DDR
SDRAM
SDRAM
CLK
Command Read
DQs
Write
Q0
Q1
Command Read
Q2
Q3
D0
D1
D2
Write
DQs
DQs
Copyrightⓒ2003
Q0 Q0 Q0 Q0
D0 D1 D2 D3
23
Module 8. Memory Structure For Data Storage
DDR SDRAM

DDR SDRAM Controller(1/2)
ddr_data_in
ddr_data_out
128
128
Data Register
128 bits
DDR
IOB FFs
64
64
12
dimm_a
2
Address Register 24
bits
usb_ra
usb_sd
usb_strobe
usb_rd
usb_done
ddr_ae
ddr_af
usb_go1
ddr_valid
ddr_step
usb_cs1
usb_mask
Copyrightⓒ2003
3
8
Burst_cntr
Configuration
dimm_ba
CAS_lat_cntr
RCD_cntr
RAS- to- CAS
latency
Start Address
dimm_dq
Refresh
_cntr
Burst Count
8
Controller
State Machines
DDR IOB
FFs
8
dimm_dqs
dimm_s0N
dimm_s1N
dimm_weN
dimm_rasN
dimm_casN
dimm_cke0
dimm_cke1
24
Module 8. Memory Structure For Data Storage
DDR SDRAM

DDR SDRAM Controller(2/2)
ROW_END or
WR_STOP or
Precharge
IDLE
LOAD MODE
REGISTER
PRECHARGE
READ &
RCD_END
READ &
RCD_END
READ
or
WRITE
AUTO_REF
ACTIVE
ACTIVE
LD_MODE_REG
WRITE_WAIT
READ_WAIT
AUTO REFRESH
ACTIVE
READ &
RCE_END
READ STATE
MACHINE
Copyrightⓒ2003
WRITE &
RCE_END
WRITE STATE
MACHINE
AUTO_REF or
FIFO_FULL or
~USB_GO
BURST_STOP
FLAGR &
CAS_LAT_END
BURST_READ
FLAGW
BURST_WRITE
25
Module 8. Memory Structure For Data Storage
DDR SDRAM & SDRAM

DDR SDRAM과 SDRAM의 성능 비교
Features
DDR SDRAM
SDRAM
66pin TSOP-II
54pin TSOP II
X4, x8, x16
X4, x8, x16
Internal banks
4
2, 4
Applied clock
66Mhz ~
~ 143Mhz
CAS latency
1.5, 2, 2.5
2, 3
Write latency
1
0
Burst length
2, 4, 8
2, 4, 8, full page
I/O levels
SSTL
LVTTL
On-chip DLL
Yes
Yes
Data Strobe (DQS)
Yes
No
Power Down
Yes
Yes
Clock suspend
No
Yes
Burst read single bit write
No
Yes
Auto Precharge / Precharge
all
Yes
Yes
Auto Refresh/Self refresh
Yes
Yes
Package
General
Performance
Interface
Features
Copyrightⓒ2003
Organization
26
Module 8. Memory Structure For Data Storage
VIDEO RAM

VIDEO RAM의 필요성







많은 수의 Pixel 요구 => 많은 메모리 요구( 1280 x 1024 x 32 bi
ts/pixel => 5.1Mb )
Double Buffering => Double Memory
Two frames of above => 10.2Mb
Pixel수보다 많은 데이터 저장 필요(e.g. textures)
Performance in this instance means BANDWIDTH
빠른 입출력 성능 요구
VIDEO RAM의 필요성



SGRAM (Synchronous Graphics RAM)
WRAM ( Windows RAM )
3D-RAM
Copyrightⓒ2003
27
Module 8. Memory Structure For Data Storage
VIDEO RAM
Video RAM의 구조 및 특징



Split Register
N cols
Row
Address
Column
Buffer
Row
Buffer
DRAM
Row
Address
r
o
w
s
Refresh
Counter
Serial Data Register
Column
Address
N cols
N
Data Transfer Gate
Serial Data Pointer
QSF
A[7:0]
Timing Generator
Address
Mask
Row Decoder
Sense Amp
W/B Latch
VRAM
Page Mod DRAM
Column Decoder
Serial
Output
Buffer
Serial Input
Buffer

WritePer- Bit
Control
Sense Amp
W/B Unlatch
SDQ[3:0]
Column
Address
Serial Address
Counter
DSF
Special Function
Logic
Input Buffer
Input Buffer
DQ[3:0]
Color
Register
Outpur
Buffer

/RAS
/CAS
/TRG
/W
/SC
SE
M- bit
Randmo Port
DRAM
r
o
w
s
NxM S/A
NxM S/A
M bits
M bits
Output
N
M bits
Serial Port
NxM Shfit
Reg.
M bits
Shift Register부( SAM : Serial Access Memory)를 내장
Random Access Port : Graphic Controller 가 drawing 하는데
이용
Serial Port : CRT Display 용으로 이용
Dual Port Ram
Copyrightⓒ2003
28
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

메모리를 위해 제공하는 File 구조

삼성 STD130 Library에서 제공하는 ROM을 사용하여
Simulation 하기 위해서는 두 가지의 파일이 필요



메모리 Model Source 파일
ROM의 Data를 저장하는 File명의 의미
삼성 STD130 Library에서 제공하는 RAM을 사용하여 Simulation
하기 위해서는 Memory Model 파일이 필요

메모리 Model Source 파일
Copyrightⓒ2003
29
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

SDT130에서 제공하는 ROM
DROM_HD
: High-Density Synchronous Diffusion Programmable ROM
 MROM_HD
: High-Density Synchronous Metal-2 Programmable ROM


STD130에서 제공하는 RAM


High-Density Compiled Memory
Low-Power Compiled Memory
Copyrightⓒ2003
30
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

ROM 모델 파일 편집법(1/4)
[예제: Memory model file의 Header]
-- LIBRARY
: STD130
-- LANGUAGE
: Verilog-HDL
-- MEMORY TYPE : mrom :SINGLE PORT METAL ROM .
-- CONFIGURATION : Depth=256, Bits=32, Ymux=8,
bank=1.
-- AUTHOR(S)
: Kim Hae-joong
-- REVISION
: 2003.06.06 (V1.0)
-- FILE NAME : mrom_hd_256x32m_seed_rom_g_ss0.mdlp
Copyrightⓒ2003
31
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

ROM 모델 파일 편집법(2/4)
[예제 : Memory model file의 Header]
Single Port Metal ROM WITH :
CK
clock input (this is actually clock)
address port DOUT data output
CSN active low chip select (power down)
OEN active low output drive enable (tri-state outputs)
word_width default word width (= 32)
word_depth default RAM depth (= 256)
addr_width default address width (= 8)
Note : 1. To suppress input unknown related warning message,
use + define + no_mem_message
Copyrightⓒ2003
32
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

ROM 모델 파일 편집법(3/4)
[예제 : Memory model file]
`timescale 1ns / 100ps
module mrom_hd_256x32m8b1_seed_rom_g_ss0
( CK, CSN, OEN, A, DOUT );
parameter word_width = 32,
word_depth = 256,
addr_width = 8;
[예제 : Memory model File]
initial
$readmemb("mrom256x32_seed_rom_g_ss0.dat",
memory);
Copyrightⓒ2003
33
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

ROM 모델 파일 편집법(4/4)
[예제 : ROM Data File]
00101001100010011010000110101000
00000101100001011000000110000100
00010110110001101101001011010100
00010011110000111101001111010000
00010100010001000101000001010100
00011101000011010001000100011100
00101100100011001010000010101100
00100101000001010010000100100100
00011101010011010101000101011100
………
………
Copyrightⓒ2003
34
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

RAM 모델 파일 편집법(1/3)
[예제: Memory model file의 Header]
-- LIBRARY
: STD130
-- LANGUAGE
: Verilog-HDL
-- MEMORY TYPE : mrom :SINGLE PORT METAL ROM
-- CONFIGURATION : Depth=256, Bits=32, Ymux=8
-- AUTHOR(S)
: Kim Hae-joong
-- REVISION
: 2003.06.06 (V1.0)
-- FILE NAME
: arfram_hd_1r1w_16x32m2.mdlp
Note :
Copyrightⓒ2003
1. To suppress input unknown related warning
message, use + define + no_mem_message
35
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

RAM 모델 파일 편집법(2/3)
[예제 : Memory model file]
`timescale 1ns / 100ps
module arfram_hd_1r1w_16x32m2 (CK0, WEN0, DI0, REN0,
OEN0, RA0, WA0, DOUT0);
parameter WORDS = 16,
BITS = 32,
WRITES = 1,
READS = 1,
ADRS = 4;
Copyrightⓒ2003
36
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

RAM 모델 파일 편집법(3/3)
[예제 : Memory model File]
/*** PRE-DATA-LOAD ROUTINE *****************/
parameter MEMORY_DATA_FILE = "";
initial
if (MEMORY_DATA_FILE != "") begin
$readmemb(MEMORY_DATA_FILE, mem);
$display(">> Note : RAM instance, %m is running with an
external data file called %s.", MEMORY_DATA_FILE);
$display(“ This PRE-DATA-LOADING feature is used
for faster data loading of RAM");
$display(“ to reduce simulation run time. But, Please remember this :");
$display(" Because this behavior is not identical with
physical memory operation,");
$display(“ this feature should not be used in real simulation.");
end
Copyrightⓒ2003
37
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

NC-Destop에서의 검증(1/2)
Copyrightⓒ2003
38
Module 8. Memory Structure For Data Storage
SAMSUNG STD130

NC-Destop에서의 검증(2/2)
Copyrightⓒ2003
39
Module 8. Memory Structure For Data Storage
FPGA (Altera)

Altera LPM Library ROM
: 내부 ROM을 사용하기 위하여 LPM Library를 이용하는 방법




ROM Data 파일을 작성 한다.
Mega Wizard를 이용하여 ROM을 생성한다.
생성된 ROM을 Quartus II의 Simulator를 이용하여 검증한다.
MegaWizard로 생성된 LPM Library ROM Module
Copyrightⓒ2003
40
Module 8. Memory Structure For Data Storage
FPGA (Altera)

ROM Data 생성
Copyrightⓒ2003
41
Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard를 이용한 ROM 생성(1/3)
Copyrightⓒ2003
42
Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard를 이용한 ROM 생성(2/3)
Copyrightⓒ2003
43
Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard를 이용한 ROM 생성(3/3)
Copyrightⓒ2003
44
Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard로 생성된 동기 ROM Simulation
Copyrightⓒ2003
45
Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard로 생성된 LPM Library ROM Module
module altera_rom_32x256 (
address,
inclock,
q);
input [7:0] address;
input
inclock;
output [31:0] q;
wire [31:0] sub_wire0;
wire [31:0] q = sub_wire0[31:0];
lpm_rom lpm_rom_component (
.address (address),
.inclock (inclock),
.q (sub_wire0));
defparam
lpm_rom_component.intended_device_family = "APEX20KE",
lpm_rom_component.lpm_width = 32,
lpm_rom_component.lpm_widthad = 8,
lpm_rom_component.lpm_address_control = "REGISTERED",
lpm_rom_component.lpm_outdata = "UNREGISTERED",
lpm_rom_component.lpm_file = "C:/newchips/ram_rom_example/altera_rom/altera_rom_32x256.mif",
lpm_rom_component.lpm_type = "LPM_ROM";
endmodule
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Module 8. Memory Structure For Data Storage
FPGA (Altera)

Altera LPM Library RAM
: 내부 RAM을 사용하기 위하여 LPM Library를 이용하는 방법
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Mega Wizard를 이용하여 RAM을 생성
생성된 RAM을 Quartus II의 Simulator를 이용하여 검증
MegaWizard로 생성된 LPM Library RAM Module
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Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard를 이용한 RAM 생성(1/3)
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Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard를 이용한 RAM 생성(2/3)
Copyrightⓒ2003
49
Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard를 이용한 RAM 생성(3/3)
Copyrightⓒ2003
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Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard로 생성된 LPM Library RAM Module
module altera_ram_32x256 (address, we, inclock, data, q);
input
input
input
input
output
[7:0] address;
we;
inclock;
[31:0] data;
[31:0] q;
wire [31:0] sub_wire0;
wire [31:0] q = sub_wire0[31:0];
lpm_ram_dq lpm_ram_dq_component (
.address (address),
.inclock (inclock),
.data (data),
.we (we),
.q (sub_wire0));
defparam
lpm_ram_dq_component.intended_device_family = "APEX20KE",
lpm_ram_dq_component.lpm_width = 32,
lpm_ram_dq_component.lpm_widthad = 8,
lpm_ram_dq_component.lpm_indata = "REGISTERED",
lpm_ram_dq_component.lpm_address_control = "REGISTERED",
lpm_ram_dq_component.lpm_outdata = "UNREGISTERED",
lpm_ram_dq_component.use_eab = "ON",
lpm_ram_dq_component.lpm_type = "LPM_RAM_DQ";
endmodule
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Module 8. Memory Structure For Data Storage
FPGA (Altera)

MegaWizard로 생성된 동기 ROM Simulation
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Module 8. Memory Structure For Data Storage
참고문헌


ROM & RAM
EXAMPLE
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담 당 자
주
소
전화 번호
팩
스
이 메 일
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:
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광운대학교 전자통신공학과 정용진 교수
서울특별시 노원구 월계동 447-1 광운대학교 전자통신공학과
02-940-5551
02-942-5517
[email protected]
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