TEMA 4. LÓGICA SECUENCIAL CMOS
Circuitos vlsi (4º curso)
circuitos vlsi
Dr. José Fco. López
Desp. 307, Pab. A
[email protected]
Índice
Circuitos vlsi (4º curso)
Introducción
• Métricas de temporización
• Clasificación de elementos de memoria
Latches y registros estáticos
• Principio de biestabilidad
• Latches basados en multiplexor
• Registro maestro-esclavo disparado por flanco
• Señales de reloj no ideales
• Biestables SR estáticos
Registros y latches dinámicos
• Registros dinámicos con puerta de transmisión disparados por flanco
• C2MOS: técnica insensible al sesgo de reloj
• Registros síncronos verdaderamente monofásicos
Procesamiento en cadena: optimización de circuitos secuenciales
Circuitos vlsi (4º curso)
Índice
Introducción
Casi todos los sistemas útiles requieren el almacenamiento de
información de estado, lo que da lugar a los circuitos secuenciales.
Un circuito secuencial recuerda parte de la historia anterior del
sistema, es decir, tiene memoria.
Circuitos vlsi (4º curso)
In
Out
Circuito
Lógico
Combinacional
In
Out
Circuito
Lógico
Combinacional
Estado
Circuitos
combinacionales
Circuitos
secuenciales
Introducción
Casi todos los sistemas útiles requieren el almacenamiento de
información de estado, lo que da lugar a los circuitos secuenciales.
Un circuito secuencial recuerda parte de la historia anterior del
sistema, es decir, tiene memoria.
Circuitos vlsi (4º curso)
entradas
salidas
Lógica
Combinacional
estado
actual
estado
siguiente
Registros
Q
D
CLK
Registros:
• por flanco positivo
• por flanco negativo
Métricas de temporización
Introducción
Existen tres parámetros de temporización importantes asociados a
un registro
CLK
t
Circuitos vlsi (4º curso)
tsu
D
D
thold
DATOS
ESTABLES
Q
CLK
t
Tc-q
Q
Registro
DATOS
ESTABLES
t
Métricas de temporización
Introducción
Existen tres parámetros de temporización importantes asociados a
un registro
CLK
t
Circuitos vlsi (4º curso)
tsu
D
Registro
D
thold
DATOS
ESTABLES
Q
CLK
t
Tc-q
Q
DATOS
ESTABLES
t
Tiempo de setup (tsu)
Es el tiempo durante el que las entradas de datos (D) deben ser válidas
antes de la transición de reloj.
Métricas de temporización
Introducción
Existen tres parámetros de temporización importantes asociados a
un registro
CLK
t
Circuitos vlsi (4º curso)
tsu
D
Registro
D
thold
DATOS
ESTABLES
Q
CLK
t
Tc-q
Q
DATOS
ESTABLES
t
Tiempo de hold (thold) (o de mantenimiento)
Es el tiempo que los datos de entrada deben seguir siendo válidos después
del flanco de reloj.
Métricas de temporización
Introducción
Existen tres parámetros de temporización importantes asociados a
un registro
CLK
t
Circuitos vlsi (4º curso)
tsu
D
Registro
D
thold
DATOS
ESTABLES
Q
CLK
t
Tc-q
Q
DATOS
ESTABLES
t
Tiempo de retardo (tc-q)
Suponiendo que tsu y thold se cumplen, es el tiempo que tarda la entrada
D en copiarse en la salida Q desde el instante del flanco de reloj
Métricas de temporización
Introducción
Circuitos vlsi (4º curso)
En un sistema síncrono, todos los registros están bajo el control de
una única señal de control global.
En los circuitos secuenciales síncronos, los sucesos de conmutación
tienen lugar de forma concurrente en respuesta a un estímulo de
reloj.
Métricas de temporización
Circuitos vlsi (4º curso)
Introducción
En un sistema síncrono, todos los registros están bajo el control de
una única señal de control global.
En los circuitos secuenciales síncronos, los sucesos de conmutación
tienen lugar de forma concurrente en respuesta a un estímulo de
reloj.
Los resultados de las operaciones esperan a la siguiente transición
de reloj antes de pasar a la etapa siguiente, por lo tanto, el siguiente
ciclo no puede comenzar hasta que todos los cálculos actuales se
hayan completado y el sistema haya quedado en reposo. El periodo
de reloj T con el que el circuito secuencial opera, debe ajustarse al
máximo retardo de entre todas las etapas de la red.
Por lo tanto, es importante minimizar los parámetros de temporización
asociados con el registro, ya que estos afectan directamente a la
velocidad a la que puede aplicarse la señal de reloj al circuito
secuencial.
Métricas de temporización
Introducción
Circuitos vlsi (4º curso)
CLK
Registro
1
D1
CLK
Registro
2
Q1
Lógica
combinacional
D2
Q2
Métricas de temporización
Introducción
CLK
D1
Circuitos vlsi (4º curso)
tsu
Registro
1
D1
CLK
Registro
2
Q1
Lógica
combinacional
D2
Q2
Métricas de temporización
Introducción
CLK
tc-q
D1
Circuitos vlsi (4º curso)
Q1
D1
Registro
1
D1
CLK
Registro
2
Q1
Lógica
combinacional
D2
Q2
Métricas de temporización
Introducción
CLK
D1
tplogic
Circuitos vlsi (4º curso)
Q1
D1
D2
Registro
1
D1
CLK
Registro
2
Q1
Lógica
combinacional
D2
Q2
Métricas de temporización
Introducción
CLK
D1
tsu
Circuitos vlsi (4º curso)
Q1
D1
D2
Registro
1
D1
CLK
thold
Registro
2
Q1
Lógica
combinacional
D2
Q2
Métricas de temporización
Introducción
Circuitos vlsi (4º curso)
CLK
D1
T  tc-q + tplogic + tsu
Q1
D1
D2
Registro
1
D1
CLK
Registro
2
Q1
Lógica
combinacional
D2
Q2
Clasificación de elementos de memoria
Introducción
Circuitos vlsi (4º curso)
Memorias de primer plano y de segundo plano
• Las memorias de primer plano son las que se incrustan en la
lógica, y con frecuencia se organizan en registros individuales o
bancos de registros
• Las memorias de segundo plano son grandes cantidades de
memoria centralizadas y alcanzan densidades superiores.
Clasificación de elementos de memoria
Circuitos vlsi (4º curso)
Introducción
Memoria dinámica y estática
• Las memorias estáticas conservan el estado mientras la
alimentación esté conectada. Son útiles cuando el registro no se
actualiza durante largos periodos de tiempo.
• Las memorias dinámicas almacenan datos durante un corto periodo
de tiempo. Se basan en el principio de almacenamiento de carga
temporal en los condensadores parásitos asociados con los
dispositivos MOS. Los condensadores tienen que refrescarse de
forma periódica para compensar las fugas de carga. Estas memorias
suelen ser más sencillas.
Clasificación de elementos de memoria
Circuitos vlsi (4º curso)
Introducción
Latches y registros
• Un latch es un circuito sensible a nivel que pasa la entrada D a la
salida Q cuando la señal de reloj está a nivel alto. En este caso se
dice que el latch está en modo transparente. Estando el reloj a nivel
bajo, los datos se mantienen estables en la salida (modo de
retención). Esto sería un latch positivo o transparente a nivel alto.
• Los registros se forman normalmente por latches, y son disparados
por flanco, es decir, sólo muestrean la entrada en una transición de
reloj 01 (disparado por flanco de reloj positivo) o 10 (flanco de
reloj negativo). Una configuración muy utilizada es la estructura
maestro-esclavo, que conecta en cascada un latch positivo con un
latch negativo.
Clasificación de elementos de memoria
Circuitos vlsi (4º curso)
Introducción
Principio de biestabilidad
Latches y registros estáticos
Las meorias estáticas utilizan realimentación positiva para crear un
circuito biestable, el cual tiene dos estado estables que representan
los valores 0 y 1.
Circuitos vlsi (4º curso)
V o1
vi1
Vo1
V i1
Principio de biestabilidad
Latches y registros estáticos
Las meorias estáticas utilizan realimentación positiva para crear un
circuito biestable, el cual tiene dos estado estables que representan
los valores 0 y 1.
Vi2
Circuitos vlsi (4º curso)
V o1
vi1
Vo1= Vi2
vo2
V i1
V o2
Principio de biestabilidad
Latches y registros estáticos
Las memorias estáticas utilizan realimentación positiva para crear un
circuito biestable, el cual tiene dos estado estables que representan
los valores 0 y 1.
Vi2
Circuitos vlsi (4º curso)
V o1
vi1
Vo1= Vi2
vo2
V i1
V o2
A
V i 2 = V o1
Vo2= Vi1
El circuito sólo tiene tres puntos de
operación (A, B y C)
C
B
Cuando la ganancia del inversor en la región transitoria
V i 1 = V o2
es mayor que 1, A y B son los únicos puntos de operación estables.
Principio de biestabilidad
Circuitos vlsi (4º curso)
Latches y registros estáticos
Principio de biestabilidad
Latches y registros estáticos
Circuitos vlsi (4º curso)
Así pues, el acoplamiento cruzado de dos inversores da lugar a un
circuito biestable, es decir, un circuito con dos estados estables. El
circuito sirve como memoria, que puede almacenar un 1 o un 0.
Un circuito biestable también se suele llamar flip-flop.
Un biestable es útil sólo si existe un medio para pasar de un estado
a otro, y esto se puede hacer de dos formas diferentes:
• Latch basado en multiplexores: rompemos el bucle de alimentación
y escribimos un nuevo valor en Out (o Q). La expresión lógica es
equivalente a la ecuación de un multiplexor:
Q=CLK’Q+CLKIN
• Sobreponerse al bucle de realimentación: Se fuerza la escritura de
un nuevo valor en la celda, sobreponiéndose el valor almacenado.
Es el método predominante en la implementación de memorias
estáticas.
Latches basados en multiplexor
Latches y registros estáticos
Es la técnica más habitual para construir un latch.
Circuitos vlsi (4º curso)
Latch negativo
1
D
Latch positivo
0
Q
0
CLK
Q  Clk  Q  Clk  In
D
1
CLK
Q  Clk  Q  Clk  In
Q
Latches basados en multiplexor
Latches y registros estáticos
Es la técnica más habitual para construir un latch.
Latch positivo
CLK
Circuitos vlsi (4º curso)
Activo cuando CLK=0
Q
CLK
D
Activo cuando CLK=1
CLK
Latches basados en multiplexor
Latches y registros estáticos
Es la técnica más habitual para construir un latch.
Latch positivo
Circuitos vlsi (4º curso)
CLK
Q
CLK
Desventaja:
Muchos transistores cargan a
la señal de reloj
D
CLK
Latches basados en multiplexor
Latches y registros estáticos
CLK
QM
CLK
Circuitos vlsi (4º curso)
QM
CLK
CLK
Desventajas:
• Problemas de margen de
ruido con los transistores de
paso nMOS
• Disipación de potencia
estática en el primer inversor
Registro maestro-esclavo disparado por flanco
Latches y registros estáticos
esclavo
Circuitos vlsi (4º curso)
maestro
I2
D
CLK
T2
I3
I5
T4
I4
T3
QM
I1
T1
I6
Q
Registro maestro-esclavo disparado por flanco
Circuitos vlsi (4º curso)
Latches y registros estáticos
Registro maestro-esclavo disparado por flanco
Latches y registros estáticos
esclavo
Circuitos vlsi (4º curso)
maestro
CLK
D
QM
Q
Registro maestro-esclavo disparado por flanco
Circuitos vlsi (4º curso)
Latches y registros estáticos
Tsetup=0.21ns
Tsetup=0.20ns
Registro maestro-esclavo disparado por flanco
Circuitos vlsi (4º curso)
Latches y registros estáticos
Tsetup=0.21ns
Tsetup=0.20ns
Registro maestro-esclavo disparado por flanco
Latches y registros estáticos
Una forma de disminuir la carga de la señal de reloj es mediante un
registro maestro-esclavo estático con carga de reloj reducida.
CLK
Circuitos vlsi (4º curso)
D
T1
CLK
CLK
I1
I2
T2
CLK
I3
I4
La puerta de transmisión T1 y su excitador de fuente deben ser
capaces de sobreponerse al inversor de realimentación I2 para
cambiar el estado del inversor acoplado.
Otro problema es el de la conducción inversa
Q
Señales de reloj no ideales
Latches y registros estáticos
Hasta el momento se ha supuesto que las señales CLK y CLK’ no
se solapan. Esto es muy complicado de conseguir, y se produce
lo que se conoce como sesgo de reloj, mediante el cual, dos señales
de reloj se solapan.
CLK
Circuitos vlsi (4º curso)
CLK
X
CLK
CLK
Q
D
A
B
CLK
Registro maestro-esclavo
por disparo negativo
CLK
Señales de reloj no ideales
Latches y registros estáticos
Circuitos vlsi (4º curso)
Estos problemas se pueden solucionar utilizando dos relojes no
solapados PHI1 y PHI2, y manteniendo el tiempo de no solapamiento
entre los relojes lo suficientemente grande como para que no lleguen
a solaparse en condiciones adversas.
Registro de dos fases
Pseudo-estático
Biestables SR estáticos
Latches y registros estáticos
La forma tradicional de hacer que un elemento biestable cambie de
de estado consiste en hacer que la entrada se sobreponga al bucle
de realimentación. La forma más sencilla de implementar esto es
mediante un biestable RS
S
Circuitos vlsi (4º curso)
R
Q
Q
0
0
Q
Q
1
0
1
0
0
1
1
1
0
0
1
0
Q
S
R
R
S
Q
Q
Q
Forbidden
State
Estado
prohibido
Biestables SR estáticos
Latches y registros estáticos
La forma tradicional de hacer que un elemento biestable cambie de
de estado consiste en hacer que la entrada se sobreponga al bucle
de realimentación. La forma más sencilla de implementar esto es
mediante un biestable RS
VDD
Circuitos vlsi (4º curso)
M2
Latch SR controlado por reloj
M4
Q
Q
CLK
M6
S
M5
M1
M3
M8
CLK
M7
R
Descargar

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