Circuitos digitales secuenciales I:
Resumen del contenido
 Estructura de un sistema digital
 Latch R/S (The R/S Latch)
 Estados ilegales y condiciones de carrera
 Latchs comandados por reloj (Clocked Latches)
 FF Maestro –Esclavo (Master-Slave Flip-Flops)
The One’s-Catching Problem
 FF tipo D (The D Flip-Flop)
 Condiciones de establecimiento y mantenimiento
(Setup and Hold Constraints)
 Concepto de máquinas de estado finito
Estructura de un sistema digital
(síncrono) general
Salidas
combinacionales
Circuito
combinacional
Entradas externas
Salidas
de memoria
Elementos de
memoria
Señal del reloj (Clk)
Símbolo general de un FF (asíncrono)
Q
Entradas
salida
normal
FF
Q
Estados de salida: Q= 1, Q= 0
Q= 0, Q= 1
salida
invertida
estado SET (establecer)
estado RESET (restablecer)
Nota:
Muchos FF tienen una entrada SET y/o una entrada CLEAR o RESET
Elemento básico de memoria con
inversores
Si Load= “1” => interruptor
cerrado
Load
Q
Data
Cuando Load = “1” (load = “0”) => Q = Data
Load = “0” => Q = Valor anterior
Latch R/S con compuertas NANDs
 Estructura de un Latch construido con puertas NAND
dos condiciones o estados posibles
Por lo general las entradas SET y RESET permanecen en alto
(estado hold)
Funcionamiento de un Latch R/S
Operación de SET ( estableciendo el Latch)
Operación de reset ( restableciendo el Latch)
Nota: no se puede establecer y restablecer el latch simultáneamente –
es una operación inválida
Resumen: Latch R/S con compuertas NANDs
 R=1, S=0 => Q=1
 R=0, S=1 => Q=0
 R=1, S=1 => Q no cambia (hold)
 R=0, S = 0 =>
SET
RESET
Invalido
 Condición de carrera sucede
cuando la condición “HOLD”
sigue a un estado ilegal
 La salida oscila entre 0 y 1
 En la práctica se establece un
estado impredecible (01 o 10;
no se puede decir cual)
Latch R/S con compuertas NOR (es similar al
latch con puertas NAND pero con las salidas
invertidas)
 R=1, S=0 => Q=0 (reset)
R
 R=0, S=1 => Q=1 (set)
QQ
 R=0, S=0 => Q no cambia (hold)
Invalido
 R=1, S = 1 =>
Reset
Hold Set
Reset Hold Set
Hold
R
S
S
Q
Q’
 Condición de carrera sucede
cuando la condición “HOLD”
sigue a un estado ilegal
 La salida oscila entre 0 y 1
 En la práctica se establece un
estado impredecible (01 o 10;
no se puede decir cual)
Q
Q’
prohibido
prohibido
Ejercicio diagrama de estados de un
Latch R/S con compuertas NOR
 Es otra forma de representar el comportamiento del latch usando un
diagrama de estados:
 Círculos o nodos representan el estado (valor de Q y Q´)
 Arcos representan las transiciones (se muestran las entradas
explícitamente)
Ejemplo 5-2
 Cuando se usan interruptores mecánicos se produce el fenómeno del “rebote
de contacto”
Un latch se podría usar como un sistema antirebote
Ejercicio explicar el funcionamiento de los
siguientes circuitos
 Asuma que el transistor mostrado (fototransistor) actúa como un interruptor:
conduce cuando hay luz (se cierra) y cuando se interrumpe la luz el
fototransistor se apaga (queda abierto).
Analice el circuito siguiente.
Realice el dibujo de la señal XA y XB
para el caso que el interruptor está A y
pasa a B.
Pulsos digitales:
Definiciones de tiempo de subida tr, tiempo de
bajada tf, Ancho del pulso tw
Ejercicio:
Flip-Flops sincronizados por Reloj: existe una señal de
entrada denominada clk que se usa para controlar la
activación del FF (activos por flanco de subida y activos
por flancos de bajada)
Características de
una señal de
reloj
periodo
Flip-Flops sincronizados por Reloj: se requiere que las
entradas estén estables antes (estabilización) del flanco
del reloj y después (tiempo de retención)
Requerimiento en las
señales de entrada y de
reloj:ts (tsetup ) y th (t
hold)
periodo
FF sincronizado por reloj en SR (con puertas nands)
FF sincronizado por reloj en SR (con flanco de bajada)
Implementación a nivel de puertas de un FF sincronizado
por reloj en SR
Detector de flancos
FF sincronizado por reloj en JK
FF sincronizado por reloj en JK que se dispara solo con
el flanco de bajada (transición de pendiente negativa en
el reloj)
Implementación de un FF sincronizado por reloj en JK
(versión simplificada)
Esta realimentación proporciona la
capacidad del FF de conmutar
con la entrada j=1 Y K =1
Detecta el flanco de
subida del reloj
FF sincronizado por reloj tipo D (activo con flanco de
subida del reloj)
Implementación de FF sincronizado por reloj tipo D
(activo con el flanco de subida del reloj)
Se implementa con un flip-flop
tipo JK invirtiendo la entrada D
y conectándola en K
Ejercicio: Verificar que este circuito realmente implementa un FF
tipo D.
Latch tipo D (latch transparente) o activado por nivel
Esta latch es transparente( pasa el valor que esta en D) cuando la
señal EN es alta
Entradas
Símbolo
salida
Qo es el
valor
anterior
(no
cambia)
Ejemplo: Dado un latch D, donde se muestra la señal
“EN” y D, determine la señal Q
FF con entradas Asíncronas
 Hasta ahora los FF sincronizados con la señal de Reloj han tenido
señales de entradas de control: S, R, J, K y D o entradas síncronas (
solo se evalúan en la flanco del reloj - están sincronizadas con la señal
de Reloj).
 Los FF pueden tener entradas ASINCRONAS que operan de manera
independiente a las entradas síncronas y al reloj.
 Las entradas ASINCRONAS son entradas PREDOMINANTES sobre
las entradas síncronas y el reloj. Se utilizan para establecer un
estado determinado en el FF en cualquier momento.
 Por ejemplo la entrada de “RESET” puede usarse para establecer
el estado “0” en Q en cualquier momento sin importar las
condiciones en las otras entradas”
 Las entradas asíncronas pueden ser activas “ALTAS” o “BAJAS”. Las
señales activas bajas se identifican con una “burbuja” (negación) en la
entrada.
FF sincronizado por reloj en JK con entradas Asíncronas
activas bajas: PRESET´ y CLEAR´
Ejemplo de FF sincronizado por reloj con entradas
asíncronas
Ejemplo de FF tipo D activado por reloj implementado con
dos Latch tipo D.
Un FF (o biestable) tipo D disparado por transición ascendente se
puede construir usando dos latches tipo D y un inversor
Ejemplo de FF tipo RS (Mestro esclavo) activado por reloj
implementado con dos Latch tipo SR (FF RS maestro –
Esclavo).
Ejemplo de FF tipo JK activado por reloj implementado
con dos Latch tipo SR ( FF JK maestro – Esclavo).
Realimentaciones usadas para
implementar ls conmuntación del FF
en el caso de las entradas son J=1
y K=1 (“togle”).
FF tipo T ( Báscula o Togle)
Ecuación característica:
Ejercicio (investigación)
- Establecer las funciones características de los FF JK, S-R, D.
- Cómo sería la técnica para construir un FF de un tipo a partir de
otro. Ejemplo un Flip-Flop D a partir de un J-K
Fuentes de corrimiento (Skew) y variación (Jitter) del
Reloj en un circuito real
4 power supply
3 interconnect
6 capacitive load
clock
1
generation
PLL
7 capacitive
coupling
2 clock drivers
Clock
5 temperature
 Skew
manufacturing device
variations in clock drivers
interconnect variations
environmental variations
(power supply and
temperature)

Jitter



clock generation
capacitive loading and
coupling
environmental variations
(power supply and
temperature)
Restricciones de tiempos
Ejercicio
CS
CS: Clock skew
Ejercicio
Dibujar Q de acuerdo con las
variaciones en clk y D mostradas…