Tema 2:
Unidad de Control

Operaciones elementales

Estructura de un computador elemental

Ejemplo de un computador elemental

Temporización de las señales de control

Ejecución de instrucciones

Diseño de la unidad de control
 Cableada
 Microprogramada

Nanoprogramación

Arranque del computador
Área de Arquitectura y Tecnología de Computadores
Departamento de Automática
Universidad de Alcalá
Tema 2: Unidad de Control
Arquitectura de Computadores
1
Bibliografía
General
 Hennessy, John L. y Patterson, David A. Arquitectura de computadores. Un
enfoque cuantitativo. Mc Graw Hill, 1993
 De Frutos Redondo, J.A. y Rico López, R. Arquitectura de computadores. S.
P. de la Universidad de Alcalá, 1995
 Stallings, W. Organización y Arquitectura de Computadores (4ª edición).
Prentice Hall, 1.996
Complementaria:
 De Miguel Anasagasti, P. y otros. Problemas de estructura de
computadores. Paraninfo, 1993
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Universidad de Alcalá
Tema 2: Unidad de Control
Arquitectura de Computadores
2
Operaciones elementales (I)
 La unidad de control tiene como función básica la ejecución de la
secuencia siguiente:
 Tomar la instrucción apuntada por el contador de
programa de la memoria principal (fase de fetch)
 Decodificar la instrucción leída
 Actualizar debidamente el contador de
programa
 Ejecutar la instrucción
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Tema 2: Unidad de Control
Arquitectura de Computadores
3
Operaciones elementales (II)
 La ejecución de cada instrucción requiere realizar una serie de pequeños
pasos mediante señales de control; estos pasos se llaman operaciones
elementales
 Las operaciones elementales que puede realizar todo sistema computador
se clasifican en los grupos siguientes:
Operaciones de transferencia
 Mover información de un elemento de
almacenamiento a otro
Operaciones de proceso
 La información origen pasa a través de un
operador
 Todas las operaciones elementales, ya sean de transferencia o de proceso
comienzan en un elemento de almacenamiento y terminan en otro
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Tema 2: Unidad de Control
Arquitectura de Computadores
4
Operaciones elementales (III)
Operación elemental de transferencia
LA
LB
LC
Registro A
TA
Registro B
Registro C
TC
TB
Bus de Datos
Operación de transferencia:
reloj
Ta
MOV RegB, RegA
La
 Volcar el contenido del Registro A al Bus de Datos
 Cargar el contenido del Bus de Datos en Registro B
Tb
Lb
Tc
Lc
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Tema 2: Unidad de Control
Arquitectura de Computadores
5
Operaciones elementales (IV)
Operación elemental de proceso
LA
LB
Registro A
Registro B
Operación de proceso: XOR RC, RA, RB
 Llevar el Registro A a la ALU
 Llevar el Registro B a la ALU
ALU
 Escoger la operación XOR
SelOp
 Cargar el resultado en el Registro C
reloj
La
Lb
SelOp Xor
Tc
Lc
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LC
Registro C
TC
Bus de Datos
Tema 2: Unidad de Control
Arquitectura de Computadores
6
Estructura de un computador elemental
 Estudiaremos las señales de control que genera una Unidad de Control por
medio del empleo de una máquina simplificada que siga la arquitectura de
Von Neumann
REGISTROS
CPU
PERIFÉRICO
PERIFÉRICO
MEMORIA
PRINCIPAL
UNIDAD
ARITMÉTICA
PERIFÉRICO
PERIFÉRICO
UNIDAD
DE E/S
PERIFÉRICO
PERIFÉRICO
PERIFÉRICO
PERIFÉRICO
CP
PERIFÉRICO
PERIFÉRICO
UNIDAD DE CONTROL
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Tema 2: Unidad de Control
Arquitectura de Computadores
7
Ejemplo de un computador elemental (I)
Memoria principal (I)
El bloque de memoria principal constará de los elementos siguientes:
 Pastilla o pastillas de memoria RAM
Mem
 Registro de direcciones
 Buffer bidireccional al bus de
datos
Reg
Dir
Rd
Memoria
Principal
Wr
 Señales de control
Ldir
Rd
Buffer Bidireccional
Bus de Datos
Bus de Direcciones
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Tema 2: Unidad de Control
Arquitectura de Computadores
8
Ejemplo de un computador elemental (II)
Memoria principal (II)
 Cronograma del ciclo de lectura
Mem
reloj
Mem
Reg
Dir
Rd
Memoria
Memoria
Principal
Principal
Wr
Ldir
Ldir
Rd
Buffer Bidireccional
Wr
Rd
Rd
Bus de Datos
Dirección a leer
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Bus de Direcciones
Tema 2: Unidad de Control
Arquitectura de Computadores
9
Ejemplo de un computador elemental (III)
Memoria principal (III)
 Cronograma del ciclo de escritura
Mem
Mem
Reg
Dir
Rd
Memoria
Memoria
Principal
Principal
Ldir
Wr
Rd
Ldir
Rd
Wr
Buffer Bidireccional
Dato a escribir
Dirección a escribir
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Bus de Datos
Bus de Direcciones
Tema 2: Unidad de Control
Arquitectura de Computadores
10
Ejemplo de un computador elemental (IV)
Banco de registros (I)
El banco de registros está formado por los siguientes elementos:
a la ALU
 8 registros de propósito
Salida A
Salida B
general
Banco de Registros
(8 registros)
Dir. A
 2 puertas de salida
Dir. B
 1 puerta de entrada
 Señales de control
Pta. Entr.
Lr
Bus de datos
de la Unidad de Control
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Arquitectura de Computadores
11
Ejemplo de un computador elemental (V)
Banco de registros (II)
Lectura del banco de registros. Registros D y E simultáneamente
Reg. D
Reg. E
a la ALU
Salida A
Dir. A
RD
Reg. D
Dir. A
Dir. B
Salida B
Banco de Registros
(8 registros)
Reg. E
Dir. B
Reg. E
RE
Reg. D
Lr
B. Dat
Pta. Entr.
Lr
Bus de datos
de la Unidad de Control
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Arquitectura de Computadores
12
Ejemplo de un computador elemental (VI)
Banco de registros (III)
Escritura en el banco de registros. Registro D
a la ALU
Salida A
RD
Dir. A
Reg. D
Dir. A
Salida B
Banco de Registros
(8 registros)
Dir. B
Dir. B
Reg. D
Lr
B. Dat
dat
Pta. Entr.
Dato a
escribir
Lr
Bus de datos
de la Unidad de Control
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Arquitectura de Computadores
13
Ejemplo de un computador elemental (VII)
Unidad aritmético-lógica (I)
La unidad aritmético-lógica consta de los siguientes elementos:
de B
de B de A
de CP
 Operador con 4 señales
de control
 Registro acumulador
 2 multiplexores de 4
entradas y 1 salida
[X0, X1]
Mux. X
Mux. Y
[Y0, Y1]
[S0, S3]
Operador
Lac
Acumulad.
 La salida del registro
acumulador, puede
transferirse a diferentes
elementos
DT
AT
Bus de Datos
Bus de Direcciones
 Señales de control
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14
Ejemplo de un computador elemental (VIII)
Unidad aritmético-lógica (II)
Sumar al contenido de la Salida B del banco de registros con el B.Dat
Salida B de
delBBR
de B de A
de CP
[X0,X1] dat
[X0, X1]
Mux. X
[Y0,Y1] S.B
[S0,S3]
+
Mux. Y
[Y0, Y1]
[S0, S3]
Operador
Lac
Acumulad.
Lac
DT
Dato a sumar
AT
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Bus de Datos
Bus de Direcciones
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15
Ejemplo de un computador elemental (IX)
Unidad de direccionamiento (I)
La unidad de direccionamiento se encarga de generar las direcciones ya
sean de memoria o de puertos de E/S
 El CP debe actualizarse cada
vez que se ejecuta una
instrucción
 La actualización vendrá dado
por la información disponible
en el bus de datos
Lcp
CP
a la ALU
Bus de Datos
Tcp
Bus de Direcciones
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16
Ejemplo de un computador elemental (X)
Unidad de direccionamiento (II)
Volcar el contenido de CP al bus de direcciones
Lcp
Lcp
CP
Tcp
a la ALU
Bus de Datos
Tcp
Bus de Direcciones
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Arquitectura de Computadores
17
Ejemplo de un computador elemental (XI)
Unidad de control (I)
La UC genera todas las señales que forman el bus de control
Consta de los elementos siguientes:
 Registro de instrucciones
Bus de Datos
Oscil
Dit
 Puerto de salida
reloj
Reset
Li
Reg. Ins.Desp/DI
Cnt. F
 Registro de estado
Dir. A
 Registro contador de fases
Unidad de Control
Lflags
Dir. B
R. Flags
señales de control
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Arquitectura de Computadores
18
Ejemplo de un computador elemental (XII)
Unidad de control (II)
Carga en el registro de instrucción del código máquina de la instrucción
Bus de Datos Código máquina Instrucción
Li
reloj
Reset
Li
Reg. Ins.Desp/DI
Cnt. F
Dir. A
Dir. B
Dit
Reset
Oscil
Dit
Dir. A
Unidad de Control
Lflags
Dir. B
R. Flags
señales de control
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Arquitectura de Computadores
19
Ejemplo de un computador elemental (XIII)
Lcp
Lcp
Salida
A
Salida A
CP
Mem
Mem
Salida
B
Salida B
Banco de Registros
(8 registros)
Dir. A
Mux. XX
Mux.
[X0, X1]
[X0,
X1]
Mux. Y
Mux.
Y
[Y0, Y1]
[Y0,
Y1]
Reg
Reg
Dir
Dir
Memoria
Memoria
Principal
Principal
Dir. B
Operador
Operador
Rd
Rd
Wr
Wr
[S0, S3]
S3]
Ldir
Ldir
Lac
Lac
Acumulador
Acumulador
Tcp
Rd
Rd
Buffer Bidireccional
Pta.
Pta. Entrada
Entrada
Lr
AT
AT
DT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Li
Reg. Instr.
Reg.
Instr.
Reset
Desp /D.I.
Desp
/D.I. Reset
C. C.
Fases
Fases
reloj
reloj
Oscilador
Oscilador
Unidad
Unidad de Control
Control
Lflags
Lflags
Reg.R.
Estado
Estado
señales
decontrol
control
señales de
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Tema 2: Unidad de Control
Arquitectura de Computadores
20
Ejecución de instrucciones (I)
Ejecución de SUB D, [E + 1234h] (I)
 Instrucción a ejecutar: SUB D, [E + 1234h]
D  D - Memoria ( E + 1234h)
 Instrucción aritmética con direccionamiento directo relativo a registro
 El formato de la instrucción es el siguiente y ocupa una palabra:
Cód. operación
SUB
0
7 8
Reg
D
Reg
E
11 12
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desplazamiento
15 16
31
Tema 2: Unidad de Control
Arquitectura de Computadores
21
Ejecución de instrucciones (II)
Ejecución de SUB D, [E + 1234h] (II)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Memoria
Principal
Reg
Dir
[Y0, Y1]
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase de Fetch (I)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Periodo 1
Direccionar el contador de programa
 CP  Bus de Direcciones
Unidad de Control
Lflags
 Cargar R. Dir. con el contenido del B.Dir
Reg. Estado
señales de control
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Arquitectura de Computadores
22
Ejecución de instrucciones (III)
Ejecución de SUB D, [E + 1234h] (III)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Principal
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Lac
Pta. Entrada
Lr
AT
Acumulador
Tcp
Rd
Buffer Bidireccional
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase de Fetch (II)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Periodos 2-3
Leer la instrucción de memoria principal
 Inicio ciclo memoria, leer
Unidad de Control
Lflags
 Cargar R. Inst. con el contenido del B.Dat
Reg. Estado
señales de control
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Arquitectura de Computadores
23
Ejecución de instrucciones (IV)
Ejecución de SUB D, [E + 1234h] (IV)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Reg
Dir
Memoria
Principal
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase Decodificación
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Unidad de Control
Lflags
Periodo 4
 La Unidad de Control emplea un ciclo de
reloj en la decodificación de la
instrucción leída
Reg. Estado
señales de control
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Tema 2: Unidad de Control
Arquitectura de Computadores
24
Ejecución de instrucciones (V)
Ejecución de SUB D, [E + 1234h] (V)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Reg
Dir
Memoria
Principal
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase actualizar CP (I)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Unidad de Control
Lflags
Reg. Estado
Periodo 5
Incrementar en uno el CP
 Seleccionar operando (CP) y operar (Inc)
 Cargar Acumulador con el resultado
señales de control
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Tema 2: Unidad de Control
Arquitectura de Computadores
25
Ejecución de instrucciones (VI)
Ejecución de SUB D, [E + 1234h] (VI)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Memoria
Principal
Reg
Dir
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase actualizar CP (II)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Periodo 6
Cargar el nuevo valor del CP
 Acumulador  Bus de Datos
Unidad de Control
Lflags
Reg. Estado
señales de control
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 Cargar el CP con el contenido del Bus de
Datos
Tema 2: Unidad de Control
Arquitectura de Computadores
26
Ejecución de instrucciones (VII)
Ejecución de SUB D, [E + 1234h] (VII)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Dir. A
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Reg
Dir
Memoria
Principal
Wr
Dir. B
Reg. E
Operador
Rd
[S0, S3]
Ldir
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase de Ejecución (I)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Unidad de Control
Lflags
Reg. Estado
señales de control
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Periodo 7
Calcular la dirección del operando fuente
 UC:1234h en B. Datos; Reg. E con Dir.A
 Seleccionar operandos y operar (suma)
 Cargar Acumulador con el resultado
Tema 2: Unidad de Control
Arquitectura de Computadores
27
Ejecución de instrucciones (VIII)
Ejecución de SUB D, [E + 1234h] (VIII)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Reg
Dir
Memoria
Principal
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase de Ejecución (II)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Periodo 8
Direccionar el operando fuente
 Acumulador  Bus de direcciones
Unidad de Control
Lflags
 Cargar R. Dir. con el contenido del B.Dir
Reg. Estado
señales de control
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Tema 2: Unidad de Control
Arquitectura de Computadores
28
Ejecución de instrucciones (IX)
Ejecución de SUB D, [E + 1234h] (IX)
Lcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Reg
Dir
Memoria
Principal
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Reg. D
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Bidireccional
Buffer
Pta.
Pta. Entrada
Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase de Ejecución (III)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Unidad de Control
Lflags
Reg. Estado
señales de control
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Periodos 9-10
Leer operando fuente y realizar operación
 Inicio ciclo de memoria y leer
 La UC selecciona Reg. D con Dir.A
 Selecc. Oper., restar, cargar Ac y mod.
Flags
Tema 2: Unidad de Control
Arquitectura de Computadores
29
Ejecución de instrucciones (X)
Ejecución de SUB D, [E + 1234h] (X)
Lcp
CP
a la ALU
Salida A
Salida B
Banco de Registros
(8 registros)
Mem
Mux. X
[X0, X1]
Mux. Y
[Y0, Y1]
Reg
Dir
Memoria
Principal
Wr
Dir. B
Dir. A
Operador
Rd
[S0, S3]
Ldir
Reg. D
Lac
Acumulador
Tcp
Rd
Buffer Bidireccional
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Fase de Ejecución (IV)
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Unidad de Control
Lflags
Reg. Estado
señales de control
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Periodo 11
Guardar res. en reg. D y pasar a sig. Ins.
 UC pone Reg. D en Dir.A
 Acumulador  B. Datos
 Cargar Banco de Registros y poner el
Contador de Fases a cero
Tema 2: Unidad de Control
Arquitectura de Computadores
30
Temporización de las señales de control
 El comportamiento de un computador es síncrono. Está gobernado por un
reloj
 Cada una de las fases de ejecución de una instrucción se realiza en un
número determinado de periodos de reloj
 Cronograma es el diagrama de las señales que se activan en cada ciclo de
reloj correspondiente a cada una de las fases de ejecución de la instrucción
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Tema 2: Unidad de Control
Arquitectura de Computadores
31
Cronograma (I)
Ejecución de SUB D, [E + 1234h] (I)
Fase de Fetch
Periodo 1
Ldir
Mem
Tcp
Rd
Ldir
Wr
Li
Dit
Periodos 2-3
Leer la instrucción de memoria principal
 Inicio ciclo memoria, leer
 Cargar R. Ins. con el contenido del B.Dat
reloj
Tcp
X0,X1
Y0,Y1
S0...S3
Mem
Rd
Li
Lac
Dir. A
LFlags
DT
Fase Decodificación.
Periodo 4
 La UC emplea un ciclo de reloj en la
decodificación de la instrucción leída
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AT
Lcp
Lr
D E C O D I F I C A C I Ó N
Direccionar el contador de programa
 CP  Bus de Direcciones
 Cargar Reg. Direcciones con el contenido
del B.Dir
Señales
asociadas
Reset
Tema 2: Unidad de Control
Arquitectura de Computadores
32
Cronograma (II)
Ejecución de SUB D, [E + 1234h] (II)
Fase actualizar el CP
Señales reloj
asociadas Tcp
Ldir
<Y0,Y1=CP> Mem
<S0,S3=Inc> Rd
Lac
Wr
Periodo 5
Incrementar en uno el CP
 Seleccionar CP y operar (incrementar)
 Cargar Acumulador con el resultado
Li
Dit
X0,X1
Periodo 6
Cargar el nuevo valor del CP
 Acumulador  Bus de Datos
 Cargar el CP con el contenido del Bus de
Datos
Y0,Y1
CP
S0...S3
I
Lac
DT
Dir. A
LFlags
Lcp
DT
AT
Lcp
Lr
Reset
Área de Arquitectura y Tecnología de Computadores
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Tema 2: Unidad de Control
Arquitectura de Computadores
33
Cronograma (III)
Ejecución de SUB D, [E + 1234h] (III)
Señales reloj
asociadas Tcp
Ldir
DIT
Calcular la dirección del operando fuente
Mem
 UC:1234h en B. Datos y Reg. E en Dir.A <Dir A = E> Rd
 Seleccionar operandos y operar (suma) <X0,X1=BD> Wr
<Y0.Y1=E>
Li
 Cargar Acumulador con el resultado
<S0,S3=+> Dit
Lac
X0,X1
BD
Y0,Y1
E
S0...S3
+
Fase de Ejecución
Periodo 7
Periodo 8
Lac
Dir. A
Direccionar el operando fuente
 Acumulador  Bus de direcciones
 Cargar Reg. Direcciones con el contenido
del B.Dir
E
LFlags
AT
DT
AT
Ldir
Lcp
Lr
Reset
Área de Arquitectura y Tecnología de Computadores
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Tema 2: Unidad de Control
Arquitectura de Computadores
34
Cronograma (IV)
Ejecución de SUB D, [E + 1234h] (IV)
Señales
asociadas
Mem, Rd
Leer el operando fuente y realizar operac.
<Dir A = D>
 Inicio ciclo de memoria y leer
<X0,X1=BD>
 La UC pone Reg. D con Dir.A
<Y0,Y1=D>
 Selec.Oper, restar, cargar Ac y mod.Flags <S0,S3=->
Lac
Lflags
Fase Ejecución (cont)
Periodos 9-10
Ldir
Mem
Rd
Wr
Li
Dit
X0,X1
BD
Y0,Y1
D
-
S0...S3
Periodo 11
Guardar resultado en reg. D y poner C.
a cero
 Fases
UC pone
Reg. D en Dir.A
 Acumulador  B. Datos
 Cargar B.R. y poner C. Fases a cero
reloj
Tcp
Lac
Dir. A
<Dir A = D>
DT
Lr
Reset
D
D
LFlags
DT
AT
Lcp
Lr
Reset
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Departamento de Automática
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Tema 2: Unidad de Control
Arquitectura de Computadores
35
Cronograma (V)
Ejecución de SUB D, [E + 1234h] (V)
reloj
Tcp
Ldir
Mem
D
Rd
E
Wr
C O
Li
X0,X1
S0...S3
Lac
Dir. A
LFlags
AT
I
BD
E
D
D
-
D
N
Lcp
CP
BD
E
+
I Ó
DT
F I C A C
Y0,Y1
D I
Dit
Lr
Reset
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Tema 2: Unidad de Control
Arquitectura de Computadores
36
Generación de las señales de control (I)
Ejecución de SUB D, [E + 1234h] (I)
Lcp
reloj
Tcp
CP
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Principal
Dir. B
Dir. A
Ldir
Rd
Mem
Wr
[S0, S3]
Rd
Operador
Ldi
Ldir
r
Lac
Acumulador
Tcp
Buffer Bidireccional
Rd
Li
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Wr
Dit
X0,X1
Y0,Y1
Desp /D.I.
Reset
S0...S3
C. Fases
reloj
Oscilador
Lac
Unidad de Control
Lflags
Dir. A
Reg. Estado
LFlags
señales de control
Fase de Fetch
DT
Periodo 1
AT
Lcp
 Direccionar el contador de programa
Lr
Reset
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Tema 2: Unidad de Control
Arquitectura de Computadores
37
Generación de las señales de control (II)
Ejecución de SUB D, [E + 1234h] (II)
Lcp
CP
Salida A
Mem
Mem
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Memoria
Principal
Principal
Ldir
Rd Rd
Dir. B
Dir. A
Mem
Wr
[S0, S3]
Rd
Operador
Ldir
Lac
Acumulador
Tcp
Buffer Bidireccional
Bidireccional
Buffer
Rd Rd
Pta. Entrada
Entrada
Pta.
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Reg. Instr.
Wr
Li
Lr
Li
reloj
Tcp
Dit
X0,X1
Y0,Y1
Desp /D.I.
Reset
S0...S3
C. Fases
reloj
Oscilador
Lac
Unidad de Control
Lflags
Dir. A
Reg. Estado
LFlags
señales de control
Fase de Fetch (cont.)
DT
Periodos 2-3
AT
Lcp
 Leer la instrucción de memoria principal
Lr
Reset
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38
Generación de las señales de control (III)
Ejecución de SUB D, [E + 1234h] (III)
reloj
Tcp
Lcp
CP
Mem
Salida A
Salida B
Mux. X
Mux. Y
Reg
Dir
Dir. B
Dir. A
Ldir
Rd
Wr
[S0, S3]
Operador
Ldir
Lac
Acumulador
Tcp
Buffer Bidireccional
Rd
Wr
AT
DT
Bus de Datos
Bus de Direcciones
X0,X1
Y0,Y1
Desp /D.I.
Reset
S0...S3
C. Fases
reloj
Oscilador
Lac
Unidad de Control
Lflags
Dir. A
Reg. Estado
LFlags
Periodo 4
AT
Lcp
 La UCl emplea un ciclo de reloj en la
decodificación de la instrucción leída
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Universidad de Alcalá
N
Fase Decodificación
DT
I Ó
señales de control
F I C A C
Dit
Dit
D I
Lr
Reg. Instr.
Rd
Li
Pta. Entrada
Li
Mem
C O
[Y0, Y1]
E
[X0, X1]
D
Banco de Registros
(8 registros)
Memoria
Principal
Lr
Reset
Tema 2: Unidad de Control
Arquitectura de Computadores
39
Generación de las señales de control (IV)
Ejecución de SUB D, [E + 1234h] (IV)
Lcp
reloj
Tcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Principal
Dir. B
Dir. A
Ldir
Rd
Mem
Wr
[S0, S3]
Rd
Operador
Ldir
Lac
Acumulador
Tcp
Buffer Bidireccional
Rd
Li
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Wr
Dit
X0,X1
Y0,Y1
Desp /D.I.
Reset
S0...S3
C. Fases
reloj
Oscilador
CP
+
Lac
Unidad de Control
Dir. A
Lflags
LFlags
Reg. Estado
señales de control
Fase actualizar el CP
DT
Periodo 5
AT
Lcp
 Incrementar en uno el CP
Lr
Reset
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Arquitectura de Computadores
40
Generación de las señales de control (V)
Ejecución de SUB D, [E + 1234h] (V)
Lcp
reloj
Tcp
CP
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Principal
Dir. B
Dir. A
Ldir
Rd
Mem
Wr
[S0, S3]
Rd
Operador
Ldir
Lac
Acumulador
Tcp
Buffer Bidireccional
Rd
Li
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de Direcciones
Dit
Li
Reg. Instr.
Wr
Dit
X0,X1
Y0,Y1
Desp /D.I.
Reset
S0...S3
C. Fases
reloj
Oscilador
Lac
Unidad de Control
Dir. A
Lflags
LFlags
Reg. Estado
señales de control
Fase actualizar CP (II)
DT
Periodo 6
AT
Lcp
 Cargar el nuevo valor del CP
Lr
Reset
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Arquitectura de Computadores
41
Generación de las señales de control (VI)
Ejecución de SUB D, [E + 1234h] (VI)
Lcp
Salida A
Mem
reloj
Tcp
Rd
Ldir
Wr
Mem
CP
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Principal
Dir. B
Dir. A
Reg. E
[S0, S3]
Rd
Operador
Ld
ir
Lac
Acumulador
Tcp
Buffer Bidireccional
Rd
Pta. Entrada
Wr
Li
Lr
AT
DT
Bus de Datos
Bus de
Direcciones
Dit
X0,X1
BD
Y0,Y1
E
S0...S3
+
Dit
Li
Reg. Instr.
Desp /D.I. Reset
C. Fases
reloj
Oscilador
Lac
Unidad de
Control
Dir. A
Lflags
Reg. Estado
E
LFlags
señales de
control
Fase de Ejecución
DT
Periodo 7
AT
Lcp
 Calcular la dirección del operando
fuente
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Lr
Reset
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Arquitectura de Computadores
42
Generación de las señales de control (VII)
Ejecución de SUB D, [E + 1234h] (VII)
Lcp
Salida A
Mem
reloj
Tcp
Rd
Ldir
Wr
Mem
CP
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Reg
Dir
Dir
[Y0, Y1]
Memoria
Principal
Dir. B
Dir. A
[S0, S3]
Rd
Operador
Ld
ir
Lac
Lac
Acumulador
Acumulador
Tcp
Buffer Bidireccional
Rd
Pta. Entrada
Wr
Li
Lr
AT
DT
Bus de Datos
Bus de
Direcciones
Dit
X0,X1
Dit
Y0,Y1
Li
Reg. Instr.
Desp /D.I.
Reset
S0...S3
C. Fases
reloj
Oscilador
Lac
Unidad de
Control
Dir. A
Lflags
Reg. Estado
LFlags
señales de
control
Fase de Ejecución (II)
DT
Periodo 8
AT
Lcp
 Direccionar el operando fuente
Lr
Reset
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43
Generación de las señales de control (VIII)
Ejecución de SUB D, [E + 1234h] (VIII)
Lcp
Salida A
A
Salida
Salida B
Banco de Registros
(8 registros)
Mux. X
X
Mux.
[X0, X1]
X1]
[X0,
Mux. Y
Y
Mux.
Reg
Dir
[Y0, Y1]
Y1]
[Y0,
Memoria
Memoria
Principal
Principal
Dir. B
Dir. A
Mem
Mem
reloj
Tcp
Rd
Rd
Ldir
Wr
Mem
CP
[S0, S3]
S3]
[S0,
Operador
Operador
Rd
Ld
ir
Reg. D
Lac
Lac
Acumulador
Acumulador
Tcp
Buffer Bidireccional
Rd
Pta.
Pta. Entrada
Entrada
Wr
Li
Lr
AT
DT
Bus de Datos
Bus de
Direcciones
Dit
X0,X1
BD
Y0,Y1
D
-
Dit
Li
Reg. Instr.
Desp /D.I. Reset
S0...S3
C. Fases
reloj
Oscilador
Lac
Unidad de
Control
Dir. A
Lflags
Lflags
Reg. Estado
Estado
Reg.
D
LFlags
señales de
control
Fase de Ejecución (III)
DT
Periodos 9-10
AT
Lcp
 Leer el operando fuente y realizar
operación
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Lr
Reset
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44
Generación de las señales de control (IX)
Ejecución de SUB D, [E + 1234h] (IX)
Lcp
CP
a la ALU
Mem
Salida A
Salida B
Banco de Registros
(8 registros)
Mux. X
[X0, X1]
Mux. Y
Reg
Dir
[Y0, Y1]
Memoria
Principal
Rd
Dir. B
Dir. A
Wr
[S0, S3]
Operador
Ld
ir
Reg. D
Lac
Acumulador
Tcp
Buffer Bidireccional
Rd
Pta. Entrada
Lr
AT
DT
Bus de Datos
Bus de
Direcciones
Dit
Li
Reg. Instr.
Desp /D.I.
Reset
C. Fases
reloj
Oscilador
Buffer
instruc.
Unidad de
Control
Lflags
Reg. Estado
señales de
control
Fase de Ejecución (IV)
Periodo 11
 Guardar resultado en reg. D y poner C.
Fases a cero
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reloj
Tcp
Ldir
Mem
Rd
Wr
Li
Dit
X0,X1
Y0,Y1
S0...S3
Lac
Dir. A
LFlags
DT
AT
Lcp
Lr
Reset
D
Tema 2: Unidad de Control
Arquitectura de Computadores
45
Ideas principales
Operaciones elementales:
transferencia y proceso
Partes y el funcionamiento de un
computador elemental
Operaciones elementales de la
ejecución de una instrucción en un
computador elemental
Diseño de cronogramas asociados a la
ejecución de instrucciones para un
computador elemental a partir de las
operaciones elementales
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Arquitectura de Computadores
46
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Tema 4: Unidad de Control