SERIE AT89
MICROCONTROLADORES
COMPATIBLES
CON 8XC51
Microcontroladores
La familia del mC 8051
características del 8051
•
Es una familia de microcontroladores basados en el 8051.
•
Este chip fue creado por INTEL en 1981 con las características siguientes:
•
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•
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•
•
•
•
•
•
•
CPU de 8 bits
Procesador Booleano con el cual puede realizar operaciones bit a bit
128 bytes de RAM interna
4 Kbytes de memoria de programa interna (ROM)
5 fuentes de interrupción con 2 niveles de prioridad
32 bits de entrada/salida direccionables bit a bit
1 puerto serie Full dúplex (UART)
2 Contadores-Temporizadores de 16 bits programables
1 oscilador para las señales de reloj
Posibilidad de direccionar hasta 64Kbytes de memoria de programa externa
Posibilidad de direccionar hasta 64Kbytes de memoria de datos externa
•
varias velocidades desde 12MHz
•
Posteriormente han sido desarrolladas otras versiones del 8051 con distintas
características de RAM, ROM, etc..
FACULTAD DE CIENCIAS/ UASLP
Carlos E. Canto Quintal
La familia del mC 8051
Microcontroladores
ARQUITECTURA INTERNA DEL 8051
DIAGRAMA DE BLOQUES 8051
Power
Saving
Modes
RAM 128X8
Port1
T0
CPU
USART
Port2
T1
4Kx8 ROM
FACULTAD DE CIENCIAS/ UASLP
Port0
Port3
Carlos E. Canto Quintal
La familia del mC 8051
Microcontroladores
ARQUITECTURA INTERNA DEL 8051
DIAGRAMA DE BLOQUES 8052
Power
Saving
Modes
RAM 256X8
Port1
T0
T2
CPU
USART
Port2
T1
8Kx8 ROM
FACULTAD DE CIENCIAS/ UASLP
Port0
Port3
Carlos E. Canto Quintal
La familia del mC 8051
Microcontroladores
ARQUITECTURA INTERNA DEL 8051
Entradas a contadores
Interrupciones externas
Controlador
de
interrupciones
4K
ROM
128 bytes
RAM
SFR
Timer0
Timer1
Interrupciones
internas
8051
CPU
OSC
Control
del bus
RD
4 Puertos E/S
(32 líneas)
WR
P0 P2
P1
P3
Puerto serie
TxD
RxD
Bus de datos/direcciones
FACULTAD DE CIENCIAS/ UASLP
Carlos E. Canto Quintal
La familia del mC 8051
Microcontroladores
ARQUITECTURA INTERNA DEL 8051
Interrupciones externas
Controlador
de
interrupciones
Entradas a contadores
ROM
RAM
Timer0
Timer1
Timer2
Interrupciones
internas
Módulo PCA
CPU
OSC
Control
del bus
RD
WR
4 Puertos E/S
P0 P2 P1 P3
Puerto serie
TxD RxD
Bus de datos/direcciones
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Carlos E. Canto Quintal
Microcontroladores
La familia del mC 8051
ARQUITECTURA INTERNA DEL 8051
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Microcontroladores
La familia del mC 8051
Otros miembros de la familia y los clones
Fabricantes de
mC’s compatibles
con el 8051
FACULTAD DE CIENCIAS/ UASLP
AMD
Analog Devices
Atmel
Cygnal Integrated Products
Cypress
Dallas Semiconductor
Infineon
Intel
OKI Semiconductor
Philips
SMC
TDK
TI
Temic Semiconductor
Triscend
ST Microelectronics
Winbond
Hyundai
Carlos E. Canto Quintal
MICROCONTROLADORES FLASH DE ATMEL
SOCKET DROP-INS
AT89C51
FLASH
4K
SRAM
128
T/Cs
2
SPEED 0-24
AT89C52
8K
256
3
0-24
AT89C55
20K
256
3
0-28
SMALL FOOTPRINT MCUs
EMPAQUE
FLASH
SRAM
T/Cs
COMPARADOR
MANEJO IOL
AT89C1051
AT89C2051
20 PIN
20 PIN
1K
2K
64
128
1
2
1
1
20mA
20mA
ATMEL AT89C2051 Pines y Descripción
El 2051 es un microcontrolador CMOS de 8
bits, de altas prestaciones de bajo voltaje
(2.7 V- 6V) Con 2 Kbytes de memoria Flash
programmable y borrable de solo lectura
(EPROM). Este dispositivo es compatible en
instrucciones y pines con el 8051. El 2051
tiene las siguientes carcterísticas:
•2 Kbytes de Flash
128 bytes de RAM
•15 líneas de E/S
• Dos timers/contadores de 16-bit
•5 vectores con dos niveles de interrupción
•puerto serie full duplex
• comparador análogo de precisión
•oscilador en chip y circuito de reloj
ATMEL AT89C2051
El 2051 está diseñado con lógica estática para
que opere a frecuencia cero y soporta dos
modos de horro de energía seleccionables por
programa.
• El modo ocioso: detiene el CPU pero
permite que la RAM, los timers/contadores,
puerto serial y sistema de interrupciones
continúen funcionando.
• El modo Power Down: salva el contenido
de la RAM pero congela el oscilador
deshabilitando todas las demás funciones
del chip hasta que se de el siguiente reset
por hardware.
Arquitectura interna del ATMEL AT89C2051
Easy-Downloader V1.1 para ATMEL 89C2051/4051
EJEMPLO DE APLICACIÓN DEL
ATMEL AT89C2051
EL AT89S8252
• CPU ES UN NÚCLEO ’52 MEJORADO
– RECUPERACIÓN POR INTERRUPCIÓN DEL MODO POWER
DOWN
– TEMPORIZADOR DE PERRO GUARDIÁN (WATCHDOG TIMER)
– APUNTADOR DE DATO DOBLE
– INTERFASE SERIAL SPI
• ARQUITECTURA DE MEMORIA AWAKETM
– 8K BYTES FLASH DESCARGABLE VIA SPI
– 2K BYTES DE EE-PROM ABORDO CON 100K CICLOS DE
BORRADO/ESCRITURA
– PUEDE EJECUTAR DE LA FLASH MIENTRAS ESCRIBE A LA
EEPROM
• STANDARD DISPONIBLES EN PARTES ESTÁNDAR Y LV Q296
AT89S8252
DESCARGABLE ISP
AT89S8252 BLOCK DIAGRAM
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